欧美在线视频,乱熟女高潮一区二区在线 ,女厕精品toilet,免费看成人啪啪

初/中級薪酬范圍：10K-25K
崗位職責
1. 負責基礎FPGA模塊開發或獨立完成復雜FPGA模塊設計與實現；
2. 在指導下能完成模塊代碼實現和功能調試或進行關鍵模塊的架構設計和時序優化；
3. 編寫模塊級測試平臺(testbench)進行功能驗證或負責高速接口的轉接等小規模定制開發；
4. 協助解決時序問題和資源優化或將小規模的模型算法轉換為硬件實現；
5. 編寫技術文檔、設計說明和測試報告或解決復雜項目中的技術難點，確保項目質量；
6. 參與項目評審和代碼走查或編寫詳細的系統設計文檔和測試方案。

任職要求
1. 本科及以上學歷，電子、通信、計算機等相關專業；
2. 熟練使用Verilog/SystemVerilog，能夠讀懂VHDL或精通Verilog/SystemVerilog，熟練使用FPGA開發和驗證工具鏈；
3. 掌握FPGA完整開發流程，能獨立編寫小規模模塊（如AXI讀寫接口）或 3年以上FPGA開發經驗，能獨立編寫中等規模的模塊（如千兆以太網）；
4. 熟練使用Vivado/Quartus等FPGA開發環境和ModelSim等仿真工具或熟悉高速接口底層相關知識，能定位一些高速接口底層引起的問題；
5. 能閱讀硬件原理圖，配置FPGA引腳約束或具備復雜模塊的時序收斂能力，能評估面積與耗時并做出最優設計決策；
6. 能使用示波器、邏輯分析儀驗證基礎信號或了解基本的自動化測試方法，并能應用到功能仿真中；
7. 掌握基本時序優化方法，能解決關鍵路徑問題或了解一些嵌入式相關知識，設計時能考慮到上位機交互；
8. 精通SPI/I2C/UART等低速接口，熟悉AXI、PCIe等接口協議或熟悉AXI、PCIe、SRIO、Aurora、以太網、DDR等接口協議；
9. 具有使用Xilinx 7系、U系、ZYNQ7000系或相同性能板卡的經驗者優先或具有較強的問題分析和解決能力，良好的技術文檔編寫能力；
10. 能夠編寫規范的設計文檔，熟練使用Visio等工具繪制系統框圖、時序圖；
11. 具有良好的溝通能力和團隊協作精神，有較強的學習意愿或具備項目管理意識和團隊協作精神。