職位描述
Verilog HDLVHDL通信/網(wǎng)絡(luò)設(shè)備電子/半導(dǎo)體/集成電路
職位描述：
1、負責(zé)配合FPGA的邏輯實現(xiàn)；
2、負責(zé)產(chǎn)品的測試和聯(lián)調(diào)。
任職資格
1、教育背景： 通信工程、信號與信息處理、電子工程或相關(guān)專業(yè)。
2、工作經(jīng)驗：無經(jīng)驗要求，25屆/26屆應(yīng)屆生優(yōu)先
3、知識/技能：
a) 熟悉數(shù)字信號處理等基本原理；
b) 掌握FPGA的設(shè)計方法，熟練使用VHDL或Verilog；
c) 能熟練閱讀英文文獻資料。
4、素質(zhì)要求：有較強的團隊協(xié)作能力，工作責(zé)任心強，積極主動，有奉獻精神，良好的溝通能力，肯吃苦耐勞。
可全職實習(xí)3個月以上。
工作地點
成都金牛區(qū)藍靈集團寫字樓1棟3樓306室
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