職位描述
Verilog電路設計
崗位內容：
1. 設計數字信號處理電路和FPGA原型。
2. 編寫Verilog HDL代碼，進行模擬仿真、綜合和布局布線。
3. 完成FPGA驗證測試，并發現并解決設計問題。
4. 實現FPGA設計規格書，包括架構、設計、實現和驗證。
任職要求：
1. 精通數字電路設計和FPGA設計流程。
2. 具有豐富的HDL編程經驗，熟練使用Verilog HDL語言。
3. 對數字信號處理和FPGA設計算法有深入了解。
4. 有良好的溝通、團隊協作能力和問題解決技巧。
5. 本科及以上學歷，專業是電子、通信、計算機或相關領域。
工作地點
長沙岳麓區長韶婁高速與學士路交匯處A9棟
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職位發布者
余莉/HR
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